инженер по разработке RTL Wireless

Коротко

Разработка сложных функциональных модулей для ASIC на Verilog и SystemVerilog в департаменте процессорных архитектур YADRO, создающем IP-ядра RISC-V. Требуется опыт RTL-разработки от 3 лет, знание Verilog/SystemVerilog, опыт работы с RTL-симулятором и Linux, английский для технической документации. Плюсом будет опыт с помехоустойчивым кодированием, стандартами LTE/5G L1 и алгоритмами ЦОС. Формат работы — удалённый.